本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！

        免費(fèi)、無保留贈(zèng)送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！

        1、可免費(fèi)在以后培訓(xùn)班中重聽；
        2、免費(fèi)提供課后技術(shù)支持，保障培訓(xùn)效果。
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。

課程說明：

SystemVerilog驗(yàn)證是針對(duì)數(shù)字電路驗(yàn)證技術(shù)初/中級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師必須掌握的一項(xiàng)基本技能。該課程不僅是對(duì)SystemVerilog的語法描述，更重要的是對(duì)SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗(yàn)證課程的學(xué)習(xí)可以快速成為一名合格的IC驗(yàn)證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗(yàn)證流程和驗(yàn)證工作規(guī)劃，進(jìn)而為掌握IC高級(jí)驗(yàn)證技術(shù)打下堅(jiān)實(shí)的基礎(chǔ)。

課程大綱：

1.SystemVerilog 驗(yàn)證平臺(tái)的架構(gòu)

2.SystemVerilog 語義語法

3.SystemVerilog 并發(fā)操作機(jī)制

4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>

5.SystemVerilog 內(nèi)部通信機(jī)制

6.SystemVerilog Assertion

7.功能覆蓋率統(tǒng)計(jì)

UVM驗(yàn)證方法學(xué)是針對(duì)數(shù)字電路驗(yàn)證技術(shù)高級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師需要掌握的一項(xiàng)高級(jí)技能。該課程不僅是對(duì)UVM驗(yàn)證方法的理論描述，更重要的是對(duì)UVM驗(yàn)證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗(yàn)證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗(yàn)證工程師。

本課程適合于使用UVM驗(yàn)證方法學(xué)進(jìn)行科研和IC驗(yàn)證的具有高級(jí)水平的學(xué)生和工程師，也適合于有志于從事IC驗(yàn)證工作，期望進(jìn)入IC驗(yàn)證領(lǐng)域的相關(guān)人員。參加學(xué)習(xí)的學(xué)員需要具有數(shù)字電路的基礎(chǔ)知識(shí)，掌握數(shù)字邏輯仿真技術(shù)。

課程大綱：

1. UVM 驗(yàn)證平臺(tái)的架構(gòu)

2. UVM 消息服務(wù)機(jī)制

3. UVM 數(shù)據(jù)建模

4. UVM component factory and configuration

5. TLM communication

6. UVM callback

7. UVM sequence and sequencer

8. Advance on UVM phase

9. Register Abstraction Layer (RAL)