| cadence IC61的數(shù)模混合電路培訓(xùn)班 |
班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號(hào)) |
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每期人數(shù)限3到5人。 |
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時(shí)間地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）：cadence IC培訓(xùn)班：2025年4月7日--即將開課-----即將開課，歡迎垂詢 |
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學(xué)時(shí)和費(fèi)用 |
★課時(shí)：
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課程大綱: |
candence IC61的數(shù)模混合電路培訓(xùn)班 |
第一階段 |
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課程特點(diǎn)：導(dǎo)入全定制IC設(shè)計(jì)流程概念，以IC61設(shè)計(jì)工具為平臺(tái)，介紹IC設(shè)計(jì)從前端的邏輯設(shè)計(jì)到后端的版圖實(shí)現(xiàn)。
內(nèi)容重點(diǎn): 集成電路邏輯設(shè)計(jì)的方法，candence IC61設(shè)計(jì)工具的主要功能及基本基本操作方法
學(xué)員基礎(chǔ)：學(xué)員具有電子設(shè)計(jì)相關(guān)經(jīng)驗(yàn)，或?qū)呻娐吩O(shè)計(jì)有初步了解。
序號(hào) |
課程 |
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一
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芯片設(shè)計(jì)流程：
全定制芯片的設(shè)計(jì)流程
芯片設(shè)計(jì)所需的EDA工具
芯片設(shè)計(jì)的技術(shù)特點(diǎn)
芯片邏輯設(shè)計(jì)：
芯片邏輯設(shè)計(jì)的概念
主流邏輯設(shè)計(jì)語言介紹
Verilog語言設(shè)計(jì)方法
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二 |
邏輯驗(yàn)證：
驗(yàn)證方法學(xué)介紹
邏輯綜合：
DC complier工具介紹
邏輯合成的概念和方法
邏輯合成的關(guān)鍵技術(shù)點(diǎn)
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三 |
IC61：
Candence IC61工具介紹
工具界面及更新點(diǎn)
邏輯圖向原理圖的轉(zhuǎn)化
IC61工具下原理圖輸入方法
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四
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IC61 ：
版圖設(shè)計(jì)的實(shí)現(xiàn)與方法
Layout基本層
Layout編輯方法
模擬電路設(shè)計(jì)與仿真：
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五
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版圖驗(yàn)證
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第二階段 |
1、Cadence設(shè)計(jì)平臺(tái)DFII及啟動(dòng)命令I(lǐng)CFB
1.1 Cadence設(shè)計(jì)平臺(tái)
1.2 啟動(dòng)Cadence
2、Composer原理圖輸入工具
2.1 啟動(dòng)Cadence建立一個(gè)新的工作庫(kù)
2.2 建立新單元
2.3 晶體管級(jí)原理圖
3、 變量、端口和單元的命名規(guī)則
4、Verilog仿真
4.1 Composer原理圖的Verilog仿真
4.2 Composer工具中的行為級(jí)Verilog代碼
4.3 獨(dú)立的Verilog仿真
4.4 Verilog仿真中的時(shí)序 |
實(shí)驗(yàn)：mips處理器設(shè)計(jì) |
第三階段 |
1、Virtuoso版圖編輯器
2.1 反相器原理圖
2.2 反相器版圖
2.3 打印版圖
2.4 生成提取視圖
2.4 版圖對(duì)照原理圖檢查
3 單元設(shè)計(jì)全流程
4、標(biāo)準(zhǔn)單元設(shè)計(jì)模板
4.1 標(biāo)準(zhǔn)單元幾何尺寸說明
4.2 標(biāo)準(zhǔn)單元I/O端口布置
4.3 標(biāo)準(zhǔn)單元晶體管尺寸選擇
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實(shí)驗(yàn)：?jiǎn)卧O(shè)計(jì) |
第四階段 |
1 Spectre模擬仿真器
1.1 原理圖仿真（瞬態(tài)仿真）
1.2 Spectre模擬環(huán)境下仿真
1.3 用配置視圖仿真
1.4 模擬／數(shù)字混合仿真
1.5 靜態(tài)仿真
1.6 參數(shù)化仿真
1.7 功耗測(cè)量
2 單元表征
2.1 Liberty文件格式
2.2 用ELC表征單元
2.3 用Spectre表征單元
2.4 把Liberty轉(zhuǎn)換成Synopsys數(shù)據(jù)庫(kù)格式
3 Verilog綜合
3.1 用dc_shell進(jìn)行Synopsys Design Compiler綜合
3.2 Cadence RTL Compiler綜合
3.3 把結(jié)構(gòu)描述Verilog輸入到CadenceDFII設(shè)計(jì)平臺(tái)中
3.4 綜合后Verilog仿真 |
實(shí)驗(yàn)一：綜合后Verilog仿真
實(shí)驗(yàn)二、 Spectre Simulation實(shí)戰(zhàn)演練
實(shí)驗(yàn)?zāi)康模赫莆针娐诽匦苑抡娣椒?/td>
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第五階段 |
1、 抽象生成
1.1 將庫(kù)讀入到Abstract中
1.2 找出單元中的端口
1.3 提取步驟
1.4 抽象步驟
1.5 生成LEF（庫(kù)轉(zhuǎn)換格式）文件
1.6 修改LEF文件
2 SOC Encounter布局布線
2.1 Encounter用戶圖形界面
2.2 用配置文件進(jìn)行設(shè)計(jì)輸入
2.3 編寫SOC Encounter腳本
3 芯片組裝
3.1 用ccar進(jìn)行模塊布線
3.2 用ccar完成內(nèi)核至焊盤框的布線
3.3 生成最終的GDSII
4 微型MIPS處理器
4.1 微型MIPS處理器
4.2 微型MIPS：展平設(shè)計(jì)工具流程
4.3 微型MIPS：層次化設(shè)計(jì)工具流程 |
實(shí)驗(yàn)：
1、抽象生成
2、SOC Encounter布局布線和芯片組裝 |
第六階段 |
1、基于IP核的設(shè)計(jì),IP核的SoC設(shè)計(jì)方法
2、cmos工藝基礎(chǔ)
2.1 mos器件物理本質(zhì)
2.2 基本的cmos制造流程 533
2.3、展望 |
| 實(shí)驗(yàn)：IP核的SoC設(shè)計(jì) |
第七階段 微型MIPS處理器項(xiàng)目實(shí)戰(zhàn) |
1 微型MIPS處理器
1.2 微型MIPS：展平設(shè)計(jì)工具流程
1.2.1 綜合
1.2.2 布局布線
1.2.3 仿真
1.2.4 最終組裝
1.3 微型MIPS：層次化設(shè)計(jì)工具流程
1.3.1 綜合
1.3.2 宏模塊內(nèi)布局布線
1.3.3 準(zhǔn)備層次結(jié)構(gòu)中的定制電路
1.3.4 生成宏模塊的抽象視圖
1.3.5 含宏模塊的布局布線
1.3.6 仿真
1.3.7 最終組裝 |
第八階段 DSP系統(tǒng)的VLSI設(shè)計(jì) |
1，數(shù)字信號(hào)處理算法
2，DFG分析
3，F(xiàn)PGA數(shù)字信號(hào)處理系統(tǒng)
4，IP軟核驗(yàn)證
5， A/D與D/A電路 |
實(shí)驗(yàn)：
1、 DSP處理器設(shè)計(jì)
2、Verilog HDL練習(xí) |
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第三階段 |
4. CMOS集成電路的版圖
4.1 MOS場(chǎng)效應(yīng)晶體管的版圖實(shí)現(xiàn)
4.1.1 單個(gè)MOS管的版圖實(shí)現(xiàn)
4.1.2 MOS管陣列的版圖實(shí)現(xiàn)
4.2 版圖設(shè)計(jì)規(guī)則
4.2.1 概述
4.2.2 1.5μm硅柵CMOS設(shè)計(jì)規(guī)則
4.3 版圖系統(tǒng)的設(shè)置
4.3.1 建立版圖庫(kù)
4.3.2 對(duì)層選擇窗進(jìn)行設(shè)置
4.3.3 版圖編輯窗的設(shè)置
4.3.4 使用Option菜單進(jìn)行版圖編輯窗
5.版圖的建立
5.1 設(shè)置輸入層
5.2 屏幕顯示畫圖區(qū)
5.3 建立幾何圖形
5.4 版圖的編輯
5.4.1 設(shè)置層的可視性
5.4.2 測(cè)量距離或長(zhǎng)度
5.5.3 圖形顯示
5.5.4 選擇目標(biāo)
5.5.5 改變圖形的層次
5.5.6 加標(biāo)記
5.6 棍棒圖
5.7 版圖設(shè)計(jì)方法概述
5.7.1 版圖設(shè)計(jì)方法
5.7.2 層次化設(shè)計(jì) |
實(shí)驗(yàn)：
實(shí)驗(yàn)三、 Virtuoso Layout Editor實(shí)戰(zhàn)演練
實(shí)驗(yàn)?zāi)康模菏褂肊DA工具進(jìn)行版圖設(shè)計(jì)。 |
第四階段 |
6. 版圖驗(yàn)證
6.1 概述
6.1.1 版圖驗(yàn)證的項(xiàng)目
6.1.2 Cadence的版圖驗(yàn)證工具
6.1.3 版圖驗(yàn)證過程簡(jiǎn)介
6.2 DivaDRC規(guī)則文件的建立
6.3 Dracula規(guī)則文件
6.3.1 Dracula規(guī)則文件的結(jié)構(gòu)
6.3.2 建立Dracula規(guī)則文件
6.3.3 Dracula規(guī)則文件至Diva規(guī)則文件的轉(zhuǎn)換
6.4 運(yùn)行Diva DRC
6.5 運(yùn)行Dracula DRC
6.5.1 驗(yàn)證步驟
6.5.2 結(jié)果分析
6.6 運(yùn)行Dracula LVS
6.6.1 LVS原理
6.6.2運(yùn)行過程
6.6.3輸出報(bào)告解讀
6.6.4錯(cuò)誤的糾正
6.7關(guān)于ERC
7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布 |
實(shí)驗(yàn)：
實(shí)驗(yàn)四、Diva Interactive Verification
實(shí)驗(yàn)?zāi)康模赫莆誅RC和LVS驗(yàn)證方法 |
第五階段 |
7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布
8. 模擬和雙極型集成電路的版圖設(shè)計(jì)
8.1 模擬CMOS集成電路
8.1.1 模擬集成電路和數(shù)字集成電路的比較
8.1.2 MOS器件的對(duì)稱性
8.1.3 無源元件
8.1.4 連線
8.1.5 靜電放電保護(hù)
8.1.6 襯底耦合
8.2 鋁柵CMOS集成電路
8.2.1 鋁柵CMOS集成電路的版圖計(jì)
8.2.2 鋁柵CMOS集成電路版圖實(shí)例
8.3 雙極型集成電路
8.3.1 雙極型晶體管的版圖圖形
8.3.2 雙極型集成電路版圖設(shè)計(jì)的原則和步驟 |
實(shí)驗(yàn)：
實(shí)驗(yàn)五、Active HDL調(diào)試、仿真Verilog HDL
實(shí)驗(yàn)?zāi)康模菏煜ctive HDL仿真軟件的使用，初步掌握利用Verilog HDL設(shè)計(jì)數(shù)字系統(tǒng)的基本步驟。
實(shí)驗(yàn)六 NC-Verilog Simulator實(shí)驗(yàn)
實(shí)驗(yàn)?zāi)康模篘C_verilog仿真器的使用，包括編譯、運(yùn)行和仿真。 |
第六階段 |
9. 版圖設(shè)計(jì)技巧和實(shí)例
9.1 人工全定制版圖設(shè)計(jì)方法
9.2 常用版圖設(shè)計(jì)技巧
9.3 版圖實(shí)例
9.3.1 CMOS門電路
9.3.2 CMOS SRAM單元及陣列
9.3.3 CMOS D觸發(fā)器
9.3.4 CMOS放大器
9.3.5 雙極集成電路 |
實(shí)驗(yàn)：
實(shí)驗(yàn)七 Ambit BuildGates邏輯綜合實(shí)驗(yàn)
實(shí)驗(yàn)?zāi)康模築uildGates邏輯綜合方法，靜態(tài)時(shí)序分析。
實(shí)驗(yàn)八、Silicon Ensemble 布局布線
實(shí)驗(yàn)?zāi)康模?br>
學(xué)習(xí)使用Silicon Ensemble進(jìn)行系統(tǒng)級(jí)約束布局布線。 |
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