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　　　　　　芯片設計、實現與FPGA驗證

培養目標

通過培訓使學員專項技能水平達到相當于中級技術等級；掌握集成電路基本工藝設計知識、版圖設計基礎知識，了解半導體基礎理論，能熟練使用EDA軟件軟件進行基本版圖設計。

培養對象

  1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員；
  2.需要充電，提升技術水平和熟悉設計流程的在職人員；
  3.集成電路設計企業的員工內訓。

入學要求

學員學習本課程應具備下列基礎知識：
◆電路系統的基本概念。

班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)

每期人數限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山學院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）： 芯片實現開班時間：2025年4月7日--即將開課-----即將開課，歡迎垂詢

實驗設備

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質量保障

        1、可免費在以后培訓班中重聽；
        2、免費提供課后技術支持，保障培訓效果。
        3、培訓合格學員可享受免費推薦就業機會。

　　　　　　　　　　　　　　　 芯片設計、實現與FPGA驗證

第一階段 芯片實現

Link-To-Layout邏輯綜合；
靜態時序分析（STA）；
時序驅動的自動布局布線；
邏輯綜合（Logic Synthesis）；
可測性設計（DFT）。

物理綜合；
靜態時序分析（STA）；
芯片規劃（Planning）；
時序驅動的布局布線；
可測性設計（DFT）；
低功耗設計。

物理綜合；
靜態時序分析（STA）Sign off；
RTL-to-GDS流程；
可測性設計（DFT）；
低功耗設計；
IP嵌入設計。

第二階段芯片測試、FPGA設計與驗證

芯片測試基礎；
芯片制造工藝；
芯片測試知識；
芯片測試項目和常用輔助工具；
項目設計實踐（C）。

數字電路邏輯設計；
CMOS集成電路設計原理；
硬件描述語言HDL及FPGA設計方法；
FPGA現場集成；
項目設計實踐（C）。