課程目標 |
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設計出可制造的數字集成電路芯片。 |
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培養對象 |
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具備硬件系統開發設計經驗的工程師，或者具有一定基礎的電子類專業的大學生和研究生。 |
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入學要求 |
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學員學習本課程應具備下列基礎知識：
◆ 具備硬件系統開發設計經驗的工程師，或者具有一定數字電路基礎；
☆注重質量
☆邊講邊練
☆合格學員免費推薦工作
★實驗設備請點擊這兒查看★ |
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班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數限3到5人。 |
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時間地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：芯片設計開課：2025年4月7日--即將開課-----即將開課，歡迎垂詢
本課程每期班限額5名，報滿即停止報名，請提前在線或電話預約
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學時和費用 |
☆資深工程師授課
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最新優惠 |
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◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠 。注意：在讀學生憑學生證，即使一個人也優惠500元。 |
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質量保障 |
| 1、可免費在以后培訓班中重聽；
2、免費提供課后技術支持，保障培訓效果。
3、培訓合格學員可享受免費推薦就業機會。 |
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課程進度安排 |
課程大綱 |
| 第一階段 |
| 1、Cadence設計平臺DFII及啟動命令ICFB
1.1 Cadence設計平臺
1.2 啟動Cadence
2、Composer原理圖輸入工具
2.1 啟動Cadence建立一個新的工作庫
2.2 建立新單元
2.3 晶體管級原理圖
3、 變量、端口和單元的命名規則
4、Verilog仿真
4.1 Composer原理圖的Verilog仿真
4.2 Composer工具中的行為級Verilog代碼
4.3 獨立的Verilog仿真
4.4 Verilog仿真中的時序 |
| 實驗：mips處理器設計 |
第二階段 |
1、Virtuoso版圖編輯器
2.1 反相器原理圖
2.2 反相器版圖
2.3 打印版圖
2.4 生成提取視圖
2.4 版圖對照原理圖檢查
3 單元設計全流程
4、標準單元設計模板
4.1 標準單元幾何尺寸說明
4.2 標準單元I/O端口布置
4.3 標準單元晶體管尺寸選擇 |
| 實驗：單元設計 |
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第三階段 |
1 Spectre模擬仿真器
1.1 原理圖仿真（瞬態仿真）
1.2 Spectre模擬環境下仿真
1.3 用配置視圖仿真
1.4 模擬／數字混合仿真
1.5 靜態仿真
1.6 參數化仿真
1.7 功耗測量
2 單元表征
2.1 Liberty文件格式
2.2 用ELC表征單元
2.3 用Spectre表征單元
2.4 把Liberty轉換成Synopsys數據庫格式
3 Verilog綜合
3.1 用dc_shell進行Synopsys Design Compiler綜合
3.2 Cadence RTL Compiler綜合
3.3 把結構描述Verilog輸入到CadenceDFII設計平臺中
3.4 綜合后Verilog仿真 |
| 實驗：綜合后Verilog仿真 |
第四階段 |
1、 抽象生成
1.1 將庫讀入到Abstract中
1.2 找出單元中的端口
1.3 提取步驟
1.4 抽象步驟
1.5 生成LEF（庫轉換格式）文件
1.6 修改LEF文件
2 SOC Encounter布局布線
2.1 Encounter用戶圖形界面
2.2 用配置文件進行設計輸入
2.3 編寫SOC Encounter腳本
3 芯片組裝
3.1 用ccar進行模塊布線
3.2 用ccar完成內核至焊盤框的布線
3.3 生成最終的GDSII
4 微型MIPS處理器
4.1 微型MIPS處理器
4.2 微型MIPS：展平設計工具流程
4.3 微型MIPS：層次化設計工具流程 |
實驗：
1、抽象生成
2、SOC Encounter布局布線和芯片組裝 |
第五階段 |
1、基于IP核的設計,IP核的SoC設計方法
2、cmos工藝基礎
2.1 mos器件物理本質
2.2 基本的cmos制造流程 533
2.3、展望 |
| 實驗：IP核的SoC設計 |
第六階段 微型MIPS處理器項目實戰 |
1 微型MIPS處理器
1.2 微型MIPS：展平設計工具流程
1.2.1 綜合
1.2.2 布局布線
1.2.3 仿真
1.2.4 最終組裝
1.3 微型MIPS：層次化設計工具流程
1.3.1 綜合
1.3.2 宏模塊內布局布線
1.3.3 準備層次結構中的定制電路
1.3.4 生成宏模塊的抽象視圖
1.3.5 含宏模塊的布局布線
1.3.6 仿真
1.3.7 最終組裝 |
第七階段 DSP系統的VLSI設計 |
1，數字信號處理算法
2，DFG分析
3，FPGA數字信號處理系統
4，IP軟核驗證
5， A/D與D/A電路 |
實驗：
1、 DSP處理器設計
2、Verilog HDL練習 |
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