Synopsys DC(Design Compiler) 綜合
1,綜合的概念
2,綜合庫(kù)與工具介紹
3,工作環(huán)境的設(shè)立和關(guān)鍵命令
4,綜合前的準(zhǔn)備工作
5,芯片邏輯代碼和流片廠庫(kù)的結(jié)合
6,綜合的過(guò)程
7,
綜合后網(wǎng)表的導(dǎo)出
8,時(shí)序SDC的導(dǎo)出
9,Synopsys DC 為Cadence Encounter工具所做的準(zhǔn)備工作。
10,快速綜合TCL腳本使用技巧
Cadence Encounter 布局布線
1.網(wǎng)表和工程庫(kù)的結(jié)合
2,環(huán)境變量的設(shè)置和關(guān)鍵命令
3,布局布線前的準(zhǔn)備工作
4,Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規(guī)劃
4.布局、擺放
5.時(shí)鐘樹
6.布線
Cadence Virtuos 芯片焊盤和封裝
1,環(huán)境變量的設(shè)置和關(guān)鍵命令
2,庫(kù)的導(dǎo)入
3,快速建立工作環(huán)境的方法
4,焊盤庫(kù)和工藝庫(kù)的建立
5,Encounter def文件的導(dǎo)入
6,Encounter和Virtuoso的配合
7,芯片文件的導(dǎo)入
8,焊盤和封裝的仿真
9,焊盤、封裝與芯片的管腳規(guī)劃
10,連線技巧
Synopsys PT(PrimeTime) 驗(yàn)證仿真
1,環(huán)境變量的設(shè)置
2,關(guān)鍵命令
3,仿真驗(yàn)證過(guò)程
4,仿真驗(yàn)證報(bào)告的產(chǎn)生
5,快速驗(yàn)證技巧
6,TCL腳本的使用技巧
技巧和總結(jié)提高
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語(yǔ)法規(guī)范、語(yǔ)言與電路實(shí)現(xiàn)之關(guān)系,以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語(yǔ)言的測(cè)試編碼技巧,功能驗(yàn)證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測(cè)試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù),介紹可測(cè)性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測(cè)試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。
4、靜態(tài)時(shí)序分析技術(shù)
基于Synopsys PT的靜態(tài)時(shí)序分析技術(shù),介紹靜態(tài)時(shí)序分析、基于TCL技術(shù)的處理過(guò)程和常用的時(shí)序分析方法。
項(xiàng)目實(shí)踐:
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)ARM9的處理器,
ARM9芯片后端設(shè)計(jì)整個(gè)流程項(xiàng)目實(shí)戰(zhàn)演練,使用后端的Synopsys公司的DC,PT等工具,
和Cadence公司的Encounter,Virtuoso等工具,多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過(guò)程。
1.架構(gòu)及設(shè)計(jì)流程
2.CPU核
1)指令
2)指令流水
3)數(shù)據(jù)緩沖和指令緩沖
4)內(nèi)部數(shù)據(jù)ram和指令RAM
5)使用后端的Synopsys公司的DC,PT等工具,
和Cadence公司的Encounter,Virtuoso等工具,多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過(guò)程。
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