隨著國內(nèi)集成電路設(shè)計產(chǎn)業(yè)的發(fā)展,越來越多的本地設(shè)計公司開始采用目前國際上主流(Mainstream)的物理綜合的設(shè)計方法。隨著半導(dǎo)體工藝的發(fā)展和設(shè)計復(fù)雜度的提升,設(shè)計方法也不得不隨之改變。在面對0.18微米及以下工藝,100MHz以上主頻的設(shè)計時,若仍采用傳統(tǒng)的綜合和布局布線分別考慮,利用線負載模型(Wire-load Model)估計連線延遲的設(shè)計方法,前后端的迭代次數(shù)明顯增加,甚至引起設(shè)計的不收斂,造成設(shè)計周期的延誤,或設(shè)計性能的下降。Synopsys自2000年起推出Physical Compiler,并結(jié)合其他一系列工具,從設(shè)計方法學(xué)著手解決時序收斂的問題。目前,Physical Compiler是全球基于0.18微米工藝,100MHz以上頻率的主流設(shè)計所采用的主要設(shè)計工具。
??為了讓更多的本地設(shè)計工程師熟悉物理綜合工具及其設(shè)計方法學(xué),特開設(shè)本課程。
課程內(nèi)容如下:
課程內(nèi)容如下:
一、基于物理綜合的芯片實現(xiàn)方案介紹(上)
二、基于物理綜合的芯片實現(xiàn)方案介紹(下)
三、新版物理綜合工具Physical Compiler介紹與使用技巧
四、基于Physical Compiler的設(shè)計流程演示