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上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山學院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：Synopsys綜合培訓班：2025年4月7日--即將開課-----即將開課，歡迎垂詢

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質量保障

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　　Synopsys綜合培訓班

培訓方式以講課和實驗穿插進行

課程描述：

Course Objectives
1)　　 Acquire basic skill to analyze and optimize for power using Synopsys Power Complier

2)　　 Use prime Power to perform full—chip, accurate dynamic power analysis?

Course target
Design engineers who perform gate level power analysis?

Prerequisite?
You should have experience in the following areas:?

Understanding of digital IC design

Working knowledge of Design Complier

Knowledge of Verilog or VHDL Simulation

Experience with UNIX and text editor

Writing scripts using Tcl

Reading and lingking a gate—level netlist in PT or DC

Simulation of designs in Verilog or VHDL