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　　　　　　數字SOC集成電路IC設計工程師培訓班

班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號)

每期人數限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山學院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：2025年4月7日--即將開課-----即將開課，歡迎垂詢

實驗設備

　    ☆資深工程師授課

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質量保障

        1、可免費在以后培訓班中重聽；
        2、免費提供課后技術支持，保障培訓效果。
        3、培訓合格學員可享受免費推薦就業機會。

課程大綱

1.邏輯設計理論
2.Verilog語言
3.VHDL語言
4.數字電路驗證
1)驗證平臺的建立
2）功能測試
5.設計綜合（synthesys）
6.掃描鏈生成
7.仿真測試
1）DFT
2)ATPG
8.靜態時序分析(STA)
9.數字前端全流程設計工具
10.相關工藝庫文件計算機操作系統UNIX應用；
11.數字電路邏輯設計；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設計導論及流程；
14.半導體器件原理及集成電路概論；

17.CMOS VLSI設計原理；
18. 數字系統設計與FPGA現成集成；
19.可測性設計；

20.RTL驗證；
靜態時序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測性設計（DFT）；
IP Based設計；
軟硬件協同設計仿真；
Matlab系統設計
21.項目實戰：
1）RTL coding
2)狀態機中斷處理
3）testbench 建立
4）Testcase創建
22.項目實戰二：
1）RTL coding
2)通訊數據協議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA

第三階段 IC項目實戰

Synopsys DC（Design Compiler）綜合

1，綜合的概念　
2，綜合庫與工具介紹
3，工作環境的設立和關鍵命令
4，綜合前的準備工作　
5，芯片邏輯代碼和流片廠庫的結合
6，綜合的過程　
7，綜合后網表的導出
8，時序SDC的導出
9，Synopsys DC 為Cadence Encounter工具所做的準備工作。
10，快速綜合TCL腳本使用技巧

Cadence Encounter 布局布線

1.網表和工程庫的結合
2，環境變量的設置和關鍵命令
3,布局布線前的準備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規劃
4.布局、擺放
5.時鐘樹
6.布線

Cadence Virtuos 芯片焊盤和封裝

1，環境變量的設置和關鍵命令
2，庫的導入
3，快速建立工作環境的方法
4，焊盤庫和工藝庫的建立
5，Encounter def文件的導入
6，Encounter和Virtuoso的配合
7，芯片文件的導入
8，焊盤和封裝的仿真
9，焊盤、封裝與芯片的管腳規劃
10，連線技巧

Synopsys PT（PrimeTime）驗證仿真

1，環境變量的設置
2，關鍵命令
3，仿真驗證過程
4，仿真驗證報告的產生
5，快速驗證技巧
6，TCL腳本的使用技巧

技巧和總結提高

1、代碼編寫及仿真技巧

系統介紹verilog語法規范、語言與電路實現之關系，以及RTL仿真技術、RTL代碼編寫技巧、控制單元和數據通路單元的實現技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。

2、綜合技術

講述綜合基礎、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設計環境和設計約束的制定、綜合優化的技巧、實現優化結果的可綜合代碼編寫技術等。

3、可測試設計技術

基于Synopsys DFT compiler的DFT技術，介紹可測性設計技術、組合電路和時序電路的測試方法、基于TCL的DFT設計實現的基本流程。

4、靜態時序分析技術

基于Synopsys PT的靜態時序分析技術，介紹靜態時序分析、基于TCL技術的處理過程和常用的時序分析方法。

項目實踐：

本課程專題實驗是構造一個ARM9的處理器，
ARM9芯片后端設計整個流程項目實戰演練，使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程。

1.架構及設計流程

2.CPU核

1）指令

2）指令流水

3）數據緩沖和指令緩沖

4）內部數據ram和指令RAM

5)使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程。